Proseminar 2003    Thema: IP-Cores  Seite 6 von  8 -  Blockschaltbild: Erklärung der Signale Name Art des Signals Beschreibung M[N:0] Eingang Eingänge des Multiplexers S[M:0] Eingang Steuerleitungen Selektieren den Eingang M=(log2n)(aufgerundet) O Ausgang Ausgang des Multiplexers (ungepuffert) D Internes Signal Verbindung zum optionalen Register am Ausgang CE Eingang Clock Enable CLK Eingang Clock (steigende Flanke) ASET Eingang Setzt den gepufferten Ausgang auf 1, sobald betätigt ACLR Eingang Setzt den gepufferten Ausgang auf 0, sobald betätigt SSET Eingang Setzt den gepufferten Ausgang bei der nächsten Taktflanke auf 1 SCLR Eingang Setzt den gepufferten Ausgang bei der nächsten Taktflanke auf 0 Q Ausgang Gepufferter Ausgang des Multiplexers 10.) Opencores.org Eine Open-Source-Bewegung für IP -Cores. Sie wollen eine kostenlose Alternative zu den IP-Cores der Hersteller bieten. Es werden viele IP -Cores als VHDL oder Verilog- Datei  angeboten.  Entwickler  können  dort  ihre  eigenen  Cores  zur  Verfügung  stellen oder an Projekten mitarbeiten.